TJS　大規模SoC開発におけるSTA（静的タイミング解析）技術者

■ 案件概要 大規模SoC開発プロジェクトにおいて、階層BlockおよびChip単体のSDC（Synopsys Design Constraints）作成、STA（Static Timing Analysis：静的タイミング解析）、タイミング検証を担当いただきます。 PrimeTimeを使用したタイミング解析を通じて、タイミング違反の原因分析や修正方針の検討、制約不備の特定などを実施し、SoC全体のタイミング品質向上および設計の最適化を支援いただくポジションです。 ■ 業務内容 大規模SoCの階層BlockにおけるSDC作成 Chip単体のSDC作成および制約内容の検証 Synopsys PrimeTimeを使用したSTA・タイミング検証 タイミング違反の原因分析および修正案の作成 Clock制約・例外制約・端子制約などの確認および設定 タイミングレポートに基づく制約不備の特定・修正 Tclスクリプトの作成、検証環境のデバッグおよび作業効率化 論理合成、SDCチェック、等価性検証などの関連業務 関係部門との技術的な調整および情報共有 ■ この案件の特徴 大規模SoC開発におけるSTA・SDCの専門性を活かし、タイミング解析から違反原因の分析、制約の改善提案まで幅広く携われる案件です。単純なツール操作にとどまらず、解析結果に基づく技術的な判断力や問題解決能力を発揮できる環境です。

中流設計に関する基礎知識 　└Netlist、非同期クロック、メタステーブルなどの理解 Synopsys PrimeTimeを使用したSTA・タイミング検証の実務経験 タイミング違反の原因分析および具体的な修正案の作成能力 Clock制約、例外制約、端子制約などの理解 タイミングレポートから制約不備を特定できる能力 Tclによるスクリプト作成および検証環境のデバッグ経験 各種プログラミング言語を活用した業務効率化の経験 論理合成、SDCチェッカー、等価性検証ツールの使用経験 関係者と円滑に連携できるコミュニケーション能力 自立して業務を遂行できる能力

PrimeTime、GCAなどのSDCチェックツールの実務経験 PrimeTime-ECO、Tweakerなどを使用したTiming Closeの経験 外部AC Timing制約の作成およびTiming Closeの実績 Design Compilerなどを使用した論理合成の実務経験 Formality、Conformalなどを使用した等価性検証の実務経験 VCLP、Formalityなどを使用したUPF関連の電源検証経験 英語による技術文書の読解やコミュニケーション能力 新しい技術や手法を積極的に習得・活用できる方

STAおよびSDCに関する専門知識を活かし、主体的に課題解決へ取り組める方 解析結果をもとに問題の本質を捉え、具体的な改善策を提案できる方 関連部門と連携しながら、技術的な課題を円滑に解決できる方 新しい技術や開発手法に柔軟に対応できる方